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プロフィール

剣菱P

Author:剣菱P
剣菱Pと申します。
性別:男
年齢:27
二兎を追って一兎も得られないタイプ

マイコンやプログラミング、ニコニコ動画、雑記等
方向性は見えずとも、ちょっとずつ更新していく予定です!

リンクフリーです。
こんなブログでよかったらよろしくお願いしま~す。

公開メール kenbishiP@gmail.com

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カウンタ


とりあえずFPGAを触ってみるということで

簡単なカウンターを作ってみることにしました
言語は Verilog HDL


module test(clk,res,led);
        input clk,res;
        output [7:0] led;
        reg [7:0]     q;
       
        always @(posedge clk or posedge res)begin
            if(res == 1'b1)
                q <= 8'h0;
            else
                q <= q + 8'h1;
        end
       
      assign led = q;
endmodule

ネットリスト

NET "clk"  LOC = "T15" |  PULLDOWN ;
NET "res" LOC = "T16" | PULLDOWN;
NET "led<0>" LOC = "R20";
NET "led<1>" LOC = "T19";
NET "led<2>" LOC = "U20";
NET "led<3>" LOC = "U19";
NET "led<4>" LOC = "V19";
NET "led<5>" LOC = "V20";
NET "led<6>" LOC = "Y22";
NET "led<7>" LOC = "W21";


これでスイッチを押すとカウントアップするカウンターの完成
リセットもつけました

これでコンパイル(FPGAの場合はコンパイルって言うのかな?)してみると

文法の部分は エラーをはかなかったのですが、配線部分でエラーが


ERROR:Place:1018 - A clock IOB / clock component pair have been found
that are not placed at an optimal clock IOB / clock site pair.


調べてみると、なんか配線の仕方が理想的ではない みたいなんですが
自分にはまだ何がいけないのか良く理解できない

とりあえず、解決方法として スマートじゃなくてもOKよ と伝えてあげればいいらしい

NET "clk"  LOC = "T15" |  PULLDOWN |   CLOCK_DEDICATED_ROUTE = false;
NET "res" LOC = "T16" | PULLDOWN;
NET "led<0>" LOC = "R20";
NET "led<1>" LOC = "T19";
NET "led<2>" LOC = "U20";
NET "led<3>" LOC = "U19";
NET "led<4>" LOC = "V19";
NET "led<5>" LOC = "V20";
NET "led<6>" LOC = "Y22";
NET "led<7>" LOC = "W21";

ってなわけで、その一文をネットリストに追加

警告は解除出来ませんでしたが、エラーは消えました。
でも、警告も気持ち悪いなぁ・・・

201002112.jpg

スイッチを押すとLEDでカウントアップされてる様子が見えました。

チャタリングが発生し、一回押しただけでかなりの回数分カウントされてますが、
そうなると初めからわかってたので、とりあえず問題なし
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